根據Tom’s Hardware的報導，台積電在最近的IEEE國際電子元件會議（IEDM）上，詳細介紹了其即將推出的2奈米節點製程技術——N2製程。這項技術預計將在相同電壓下降低24%至35%的功耗，或提升15%的性能，並且電晶體密度比上一代3奈米製程高出1.15倍。這些進步主要歸功於台積電的環繞式閘極（GAA）奈米片電晶體技術，以及N2 NanoFlex設計技術協同優化（DTCO）能力。

根據Tom’s Hardware的報導，台積電在最近的IEEE國際電子元件會議（IEDM）上，詳細介紹了其即將推出的2奈米節點製程技術——N2製程。這項技術預計將在相同電壓下降低24%至35%的功耗，或提升15%的性能，並且電晶體密度比上一代3奈米製程高出1.15倍。這些進步主要歸功於台積電的環繞式閘極（GAA）奈米片電晶體技術，以及N2 NanoFlex設計技術協同優化（DTCO）能力。

主要技術亮點：
1. GAA 奈米片電晶體：
– 台積電的GAA奈米片電晶體允許設計人員調整通道寬度，以平衡性能和功耗效率。這種靈活性使得N2製程能夠在低電壓範圍內（0.5V至0.6V）提供比傳統鰭式場效電晶體（FinFET）更好的每瓦性能。
– 在低電壓運行時，N2製程的待機功耗降低了約75%，並且時脈速度提升了約20%。

2. N2 NanoFlex DTCO：
– 這項技術協同優化能力使設計人員能夠開發出具有最小面積和更高功率效率的電路，或針對最大性能進行最佳化的設計。
– N2製程還引入了六個電壓閾值（6-Vt），這是透過台積電第三代基於偶極子的n型和p型偶極子整合技術實現的。

3. 電晶體驅動電流提升：
– 透過細化奈米片材厚度、結點、摻雜劑活化和應力工程，N2製程大幅提升了電晶體的驅動電流，並降低了有效電容（Ceff），從而達到業界領先的能效。
– N型和P型奈米片電晶體的I/CV速度分別提高了約70%和110%。

4. SRAM 密度與功耗改進：
– N2製程達成了創紀錄的SRAM密度，約為38Mb/mm²，這在近年來的先進節點製程中非常難以實現。
– 由於GAA奈米片電晶體的閾值電壓變化（Vt-sigma）更嚴格，N2製程的SRAM在高電流（HC）和低電流（HD）模式下，最小工作電壓（Vmin）分別降低了20mV和30-35mV，穩定運行電壓可低至約0.4V。

5. 製程與佈線創新：
– N2製程引入了全新的中段（MoL）、後段（BEOL）和遠BEOL佈線，將電阻降低了20%，進一步提升了性能效率。
– 無障礙鎢佈線技術將垂直閘極接觸（VG）電阻降低了55%，並將環形振盪器的頻率提高了約6.2%。
– 第一層金屬層（M1）透過EUV曝光和單一蝕刻步驟（1P1E）製成，減少了光罩數量，提高了製程效率，並將標準單元電容減少了近10%。

6. 高性能與3D堆疊技術：
– N2製程還引入了超高性能MiM（SHP-MiM）電容器，提供約200fF/mm²的電容，有助於減少瞬態電壓降，提升最大工作頻率（Fmax）。
– 新的Cu RDL選項針對3D堆疊進行了優化，SoIC鍵合節距為4.5μm，適用於人工智慧（AI）、高效能運算（HPC）和行動設計。

應用與展望：
台積電表示，N2製程技術適用於AI、HPC和行動設計等領域，並預計將於2025年下半年開始量產。這項技術的推出將進一步鞏固台積電在全球半導體製造領域的領先地位，並為未來的高性能計算和低功耗應用提供強大的技術支持。

總結來看，N2製程技術的創新不僅體現在電晶體架構的進步，還包括製程、佈線和設計技術的全面優化，這將為未來的半導體產品帶來更高的性能、更低的功耗和更小的尺寸。