在2024年IEEE國際電子會議（IEDM）上，比利時微電子研究中心（imec）發表了一款採用互補式場效電晶體（CFET）的全新標準單元結構。這種結構內含兩列CFET元件，並共用一層訊號佈線牆，主要優勢在於簡化製程並大幅減少邏輯元件和靜態隨機存取記憶體（SRAM）的面積。根據imec的設計技術協同優化（DTCO）研究，與傳統的單列CFET相比，這種新架構能將標準單元高度從4軌降到3.5軌。

在2024年IEEE國際電子會議（IEDM）上，比利時微電子研究中心（imec）發表了一款採用互補式場效電晶體（CFET）的全新標準單元結構。這種結構內含兩列CFET元件，並共用一層訊號佈線牆，主要優勢在於簡化製程並大幅減少邏輯元件和靜態隨機存取記憶體（SRAM）的面積。根據imec的設計技術協同優化（DTCO）研究，與傳統的單列CFET相比，這種新架構能將標準單元高度從4軌降到3.5軌。

主要技術亮點：
1. 雙列CFET架構：
– 兩列CFET元件共用一層訊號佈線牆，簡化了製程並減少了邏輯元件和SRAM的面積。
– 標準單元高度從4軌降至3.5軌，進一步提升了面積效率。

2. 設計技術協同優化（DTCO）：
– imec的研究顯示，每3.7個場效電晶體共用一個中間佈線牆，足以建立邏輯和SRAM單元。
– 與傳統單列CFET相比，這種設計能進一步縮短標準單元高度，並使SRAM單元的面積縮小15%。
– 與14埃米（A14）奈米片技術製成的SRAM相比，雙列CFET型的SRAM可達到超過40%的面積縮減。

3. 製程簡化：
– 雙列CFET架構通過共用中間佈線牆，簡化了中段製程的連接性，減少了形成高深寬比通道的需求，降低了製程複雜度和成本。

4. 未來技術節點的應用：
– 從7奈米技術節點開始，除了傳統的元件微縮，運用DTCO進行標準單元最佳化對於不同技術節點的微縮密度升級越來越重要。
– imec通過虛擬晶圓廠和真實試驗製程活動的結合，驗證了未來CFET晶圓廠的製程能力，確保與產業接軌的製造流程。

5. 技術展示：
– imec在IEDM上展示了這種雙列CFET架構的一個關鍵組件，即一顆功能性單片CFET，該元件具備直接連接到底部pMOS元件源極/汲極的晶背接點。
– 利用極紫外光（EUV）晶背圖形化技術，確保了晶背的功率和訊號佈線稠密，並實現了晶圓正面製成的源極/汲極與晶背接點和後續晶背金屬層的緊密疊對（精度小於3奈米）。

結論：
imec的這項創新展示了雙列CFET架構在簡化製程、提升面積效率和推進SRAM微縮方面的巨大潛力。這種架構不僅能夠在未來的7奈米技術節點中發揮重要作用，還為半導體產業的邏輯技術發展提供了新的方向。通過DTCO研究和虛擬晶圓廠的驗證，imec確保了這種技術的可製造性和產業應用前景。